Yüksek hızlı devrelerde sinyal bütünlüğü analizler

Abstract

Tümdevre teknolojilerinde yaşanan ilerlemeler, daha fazla transistörün daha küçük alanlarda yer almasını sağlamıştır ve bu da, yüksek hızlı devre tasarımlarının önemini artırmıştır. Devre elemanları arasındaki etkileşim, sinyal yükselme ve düşme sürelerinin piko saniye (ps) seviyelerine ulaşmasıyla daha karmaşık hale gelmiştir. Bu durumda, sinyal bütünlüğünün (Signal Integrity, SI) sağlanması önemli hale gelmiştir. Bu tez çalışmasında, çift veri hızı (Double Data Rate, DDR3) bellek sistemlerine yönelik dört farklı baskı devre kartı (Printed Circuit Board, PCB) tasarımı yapılmış ve her bir tasarımın göz diyagramı üzerindeki etkileri benzetim ortamında karşılaştırmalı olarak analiz edilmiştir. İlk tasarımda veri hatları ara katmanlardan yönlendirilmiş; 1,26 V göz yüksekliği ve 1,2 ps seyirme değeri gözlemlenmiştir. İkinci tasarımda mikroşerit yapı kullanılarak gerçekleştirilen analizde, göz yüksekliği %22 artarak kritik sinyal seviyesinin üstünde kalmıştır. Üçüncü tasarımda dielektrik kalınlığının 0,1 mm’ye düşürülmesiyle 1,37 V göz yüksekliği elde edilmiştir. Dördüncü tasarımda kör via kullanımıyla 1,41 V göz yüksekliği elde edilmiştir. Ayrıca, gömülü çip içi sonlandırma (On-Die Termination, ODT) direncinin 60 Ω’a çıkarılmasıyla göz yüksekliği 1,38 V olarak elde edilmiştir. Bu sonuç da fiziksel tasarım değişikliği yapılmadan işlemci banklarının yazılımı seviyesinde benzer SI kazanımlarının elde edilebileceğini ortaya koymuştur. Elde edilen bulgular, düşük üretim maliyeti ve mühendislik çabası ile SI’nın korunabileceğini göstermektedir. Bu tez, DDR3 bellek sistemlerinde SI optimizasyonuna yönelik uygulamalı ve karşılaştırmalı bir çözüm sunmaktadır.

Advances in integrated circuit technologies have enabled more transistors to be placed in smaller areas, which has increased the importance of high-speed circuit designs. The interaction between circuit elements has become more complex with signal rise and fall times reaching picosecond (ps) levels. In this case, ensuring signal integrity (SI) has become important. In this thesis, four different printed circuit board (PCB) designs for double data rate (DDR3) memory systems were made and the effects of each design on the eye diagram were analyzed comparatively in a simulation environment. In the first design, data lines were routed through the inner layers; 1,26 V eye height and 1,2 ps jitter were observed. In the second design, using a microstrip structure, the eye height increased by 22% and remained above the critical signal level. In the third design, an eye height of 1,37 V was achieved by reducing the dielectric thickness to 0,1 mm. In the fourth design, an eye height of 1,41 V was achieved by using a blind via. Furthermore, by increasing the on-die termination (ODT) resistor to 60 Ω, an eye height of 1,38 V was achieved. This result shows that similar SI gains can be achieved at the software level of the processor banks without physical design changes. The findings show that signal integrity can be maintained with low manufacturing cost and engineering effort. This thesis presents a practical and comparative solution for SI optimization in DDR3 memory systems.